5000分频器。方案，说明

分频器5000。无线电电子电气工程百科全书

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在收发器中使用数字刻度不仅可以提高操作员读取频率时的舒适度，而且可以通过简单的方式显着提高使用 DAC 系统的 VFO 频率的稳定性。数字秤通常包括石英振荡器和分频器，这是获得脉冲计数的精确时间间隔所必需的。原则上，利用收发器具有自己的石英本地振荡器这一事实，可以将该发生器从数字秤中排除并简化。在这种情况下，由于使用公共发生器，所有脉冲信号都会自动同步。此外，设备中的发生器越少，谐波和受影响的频率就越少，设计也就越简单——明显节省了无线电元件。

许多收发器（例如 UW3DI）使用 500 kHz 本地振荡器。如果将其信号应用于数字秤，预先将其频率除以 5000，那么我们将收到稳定重复率为 100 Hz 的脉冲，这在大多数情况下需要形成计数时间间隔。

分频器 5000
图。 1

根据图 561 所示的电路，可以在 K16IE1 二进制计数器上轻松构建具有这种系数的分频器。 XNUMX. 与十进制计数器上具有相同系数的公共分频器相比，它使用的微电路要少得多。

晶体管VT1上装有频率为500kHz的输入放大器脉冲整形器。 DD1芯片（具有串行进位的14位二进制计数器）有两个输入——初始状态设置R和计数C。后者接收来自晶体管VT1集电极的脉冲。它们通过下降沿（从高逻辑电平变为低逻辑电平）进行计数。当高逻辑电平信号施加到 R 输入时，计数器触发器返回到其原始零状态。

元素 DD2.1、DD2.2 和 DD3.1 上的 AND 逻辑节点必须具有与除法系数的二进制表示中的输入一样多的输入。在我们的例子中是 5000₁₀= 1001110001000₂，并且逻辑节点的输入必须连接到输出 2³ （8），2⁷ （128），2⁸(256), 2⁹ (512) 和 2¹² （4096）。请注意，指数对应于除法系数的二进制表示中的数字序数（从最低有效零开始）。在这种情况下，所使用的数字的权重之和等于 5000 - 指定的除法系数。当计数器累加的数达到该值时，元件DD3.1的输出和计数器的输入R的电平变高，计数器复位，计数周期从头开始。

类似地，在K561IE16芯片上您可以构建一个具有任意分频系数的分频器，最多为2¹⁴-1（16383）。应该考虑到，其在电源电压为 9 V 时的最大工作频率为 4 MHz（实际上更多一点）。它与该电压成比例地变化。

分频器 5000
图。 2

K561IE16 芯片具有所有计数器触发器的输出，除了两个权重为 2 的触发器之外¹ (2) 和 2² （4）。如果仅需要此类输出来实现所需的除法系数，则可以通过将另一个低位二进制计数器与 K561IE16 (DD1) 计数器并联来组织它们。例如，如图所示。 2、K561IE10芯片（DD4.1）的计数器之一。当与计数器DD1同步操作时，其输出权重为2⁰ （1），2¹ （2），2²(4) 和 2³（8）。

电容器C2用于在电源打开时对仪表进行初始复位。二极管VD2、VD3和电阻器R3形成OR节点，其在电源打开时在计数器输入R处对来自元件DD3.1的输出的归零脉冲进行逻辑求和。

请注意，关闭电源后，电容器C2的放电时间可达几分钟。为了减少这种情况，如有必要，我们建议将 2 MΩ 电阻器与电容器 C1 并联。

作者：奥尔加·莱兹纳亚

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