三星闪存芯片。参考数据

三星闪存芯片。参考数据

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文章介绍了4Gbit闪存芯片K9K4G08Q0M-YCB0/YIB0、K9K4G16Q0M-YCBO/YIBO、K9K4G08U0M-YCBO/YIBO、K9K4G16U0M-YCB0/YIB0。这些微电路在消费、工业和计算机设备中用作非易失性存储器。在数码摄像机、录音机和电话答录机中，这些芯片用作图像和声音的存储器，作为固态闪存驱动器的一部分。

闪存芯片根据电源电压和架构分为几组（表 1）。表中。图 2 显示了闪存芯片的引脚分配。

表1

设备名称	电源电压（标称值）	建筑	外壳类型
K9K4G08Q0M-Y	1,70...1,95V(1,8V)	512 Mbps x 8	TS0P1
K9K4G16Q0M-Y	1,70...1,95 V (1,8 V)	256 Mbps x 16	TS0P1
K9K4G08U0M-Y	2,7...3,6 V (3,3 V)	512 Mbps x 8	TS0P1
K9K4G16U0M-Y	2,7...3,6 V (3,3 V)	256 Mbps x 16	TS0P1

表2

针数	引脚名称（芯片类型）	引脚分配
29-32; 41-44	I/O(0-7) (K9K4G08X0M-Y)	数据输入/输出。引脚用于在读/写周期期间输入/输出单元地址、数据或命令。当未选择芯片或引脚被禁用时，它们将处于高阻抗状态。
26，28，30，32，40，42，44，46，27，29，31，33，41，43，45，47	I/0(0-15) (K9K4G16X0M-Y)
16	CLE	命令提交权限。该引脚上的高信号电平在命令寄存器的方向上切换 I/O 输入上的多路复用器。命令在信号 WE 的边缘写入寄存器
17	但	地址固定许可。此输入的高信号电平将 I/O 输入上的多路复用器切换到地址寄存器的方向。在信号 WE 的边缘将命令弯曲到寄存器中
9	东南	芯片选择。输入端的低电平允许数据读取操作，而高电平则在没有任何操作的情况下使芯片进入待机模式。在写/擦除操作期间，此输入的高电平被忽略。
8	RE	读取权限。当 I/O 总线上的数据传输处于活动状态时，输入控制串行数据输出。数据在 RE 信号下降和一些标准化采样时间后有效。 RE 信号还将列的内部地址计数器加一。
18	WE	录音权限。输入控制写入 I/O 端口。命令、地址和数据被锁存在 WE 的边缘
19	WP	写锁。输出提供保护，防止上电期间意外写入/擦除。当 WP 引脚为低电平有效时，内部编程电压发生器被禁用。
7	红/白	空闲/忙碌。 R/B 输出指示芯片的状态。低电平表示正在进行随机访问写入、擦除或读取操作，当这些操作完成时设置为高电平。当未选择芯片或禁用输出时，此开漏输出不会转换为高阻抗状态。
38	预	开机时读取权限。 PRE 输出控制上电时执行的自动读取操作。如果 PRE 引脚连接到 VCC 引脚，则启用上电自动读取。
12	VCC	电源电压
13	VSS	整体

K9K4GXXX0M芯片容量为4 Gbit，预留128 Mbit（实际容量为4位），架构为429 Mbit x 185或024 Mbit x 512，可靠性高达8万次写入/擦除周期。 256 位芯片以 16 x 1 页组织，8 位芯片以 2112 x 8 列组织。所有微电路都有保留位，对于16位微电路，位于1056行，地址为16-128；对于2048位微电路，位于2111列，地址为8-64。为了在存储单元和 I/O 端口之间的页读/写操作期间组织数据传输，这些微电路顺序连接了 1024 位微电路和寄存器，大小为 1055 字节，或 16 字。适当大小的缓存。存储器阵列由位于不同页上的 2112 个连接单元构成，并通过 NAND 结构统一起来。 8 个单元，组合 1056 个 16I-NOT 结构，位于 32 页上，组成一个块。 32 位或 135168 位块的集合构成存储器阵列。

读取操作逐页执行，而擦除操作仅逐块执行：2048 个单独擦除的 128 KB ps 块（用于 8 位微电路）或 64 Kword 块（用于 16 位微电路）。无法擦除单个位。

将一页写入芯片需要 300 μs，每个块擦除它需要 2 ms（128 位芯片为 8 KB，64 位芯片为 16 Kword）。从页面读取一个字节的数据需要 50 ns。

为了在微芯片中记录和控制数据，内置控制器提供整个过程，包括在必要时重复内部验证和数据标记的操作。 K9K4GXXX0M 微电路有一个系统，用于提供实时信息验证、纠错和剔除错误数据。

芯片有 8 或 16 个多路 I/O 地址。该解决方案大大减少了所涉及的输出数量，并允许后续升级设备而不增加其尺寸。命令、地址和数据在 WE 信号的下降沿通过相同的输入/输出引脚以低电平输入 CE 引脚。输入信息在 WE 信号的上升沿写入缓冲寄存器。命令写使能 (CLE) 和地址写使能 (ALE) 信号分别用于通过相同的 I/O 引脚复用命令和地址。

表3

手术	十六进制代码第一个循环	十六进制代码第一个循环
阅读	00	30
读取以覆盖	00	35
阅读签名	90	-
复位	FF	-
每页写入	80	10
写入缓存	80	15
重写	85	10
块擦除	60	DO
免费数据输入*	85	-
免费数据输出*	05	E0
阅读状态	70	-

* 一页内可任意输入/输出数据

表中。图 3 显示了微电路的控制命令。提交表格中未列出的其他十六进制 (HEX) 命令代码的输入会导致不可预知的后果，因此是被禁止的。

为了在接收大量数据时提高写入速度，板载控制器具有将数据写入缓存寄存器的能力。打开电源时，内置控制器自动提供对存储器阵列的访问，从第一页开始，无需输入命令和地址。除了改进的架构和接口之外，控制器还能够将一个内存页的内容复制（覆盖）到另一个内存页，而无需访问外部缓冲存储器。在这种情况下，数据传输速度比正常操作更快，因为没有耗时的顺序访问和数据输入周期。

块剔除

K9K4GXXX0M 芯片中的内存块如果包含一个或多个无效位，则被定义为无效，并且不能保证其明确读取。来自无效块的信息被视为“无效块信息”。具有无效块的微电路在静态和动态特性上没有差异，并且具有与具有所有正确块的微电路相同的质量水平。非法块不会影响正常块的操作，因为它们通过选择晶体管与位和公共电源轨隔离。该系统的设计方式是阻止无效块的地址。因此，根本无法访问不正确的位。

无效的块标识

所有地址为 FFh（8 位）和 FFFFh（16 位）的芯片单元的内容（除了那些存储无效块信息的单元）都可以被擦除。位于存储器阵列保留区的无效块的地址由8位芯片的第一个字节或16位芯片的第一个字决定。制造商保证具有无效单元地址的每个块的第一页或第二页在地址为 1（对于 2 位）或 2048（对于 8 位）的列中分别具有与 FFh 或FFFFh。由于无效块的信息也是可擦除的，因此在大多数情况下，当缺陷块的地址被擦除时，无法恢复它们。因此，系统必须有一种算法能够根据缺陷块的初始信息创建防擦除的无效块表。

清除内存阵列后，这些块的地址从这个表中再次加载。禁止有意擦除有关无效块的原始信息，因为这会导致整个系统的错误操作。

随着时间的推移，无效块的数量会增加，因此您应该定期检查实际内存容量，方法是根据备份无效块表中的数据检查无效块的地址。对于需要高容错性的系统，最好通过将结果与实际数据进行比较来提供逐块重写内存阵列的可能性，从而快速识别和替换不正确信息的块。来自检测到的无效块的数据被转移到另一个正常的空块，而不影响数组的相邻块并使用内置缓冲区，其大小对应于块的大小。为此，提供了逐块重写的命令。

出版：cxem.net

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